| 제 목 | 문호진 석사과정, 권태성 석사, CTL Flash 메모리 기반 이진·삼진 논리 재구성 기술 제시 (Scientific Reports 논문 게재(JCR 15.0%), 우성윤, 김선민 교수 공동연구) | ||||
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| 작성자 | 관리자 | 작성일 | 2026-11-02 | 조회수 | 35 |
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 경북대학교 전자공학부 우성윤·김선민 교수 공동연구팀의 문호진, 권태성 학생이 공동 제1저자로 참여한 연구 성과가 국제학술지 Scientific Reports(JCR 15.0%)에 게재되었다. 해당 논문은 “Reconfigurable CMOS Ternary Inverter Based on Charge-Trapping-Enabled VTC Modulation”이라는 제목으로, 기존 CMOS 반도체 기술과 호환되는 전하 트랩(Charge-Trapping) 기반의 재구성 가능한 삼진 인버터 기술을 제시하였다. 본 연구에서는 전하 트랩층(Charge-Trapping Layer, CTL)을 트랜지스터에 선택적으로 적용하여 문턱전압을 조절하고, 이를 통해 인버터의 전압 전달 특성(Voltage Transfer Characteristics, VTC)을 제어하는 방법을 제안하였다. 특히 전하 트랩층의 적용 위치에 따라 삼진 논리의 중간 출력 전압과 논리 전환 경계를 조절할 수 있음을 확인하였으며, 하나의 인버터 구조에서 이진 및 삼진 논리 동작을 재구성할 수 있는 가능성을 제시하였다. 그 결과, 저문턱전압 트랜지스터에 전하 트랩층을 적용한 구조에서 173 nW의 낮은 소비전력과 삼진 및 이진 동작 시 각각 5.10 ns, 4.77 ns의 평균 전파지연을 확인하였다. 본 연구는 기존 실리콘 CMOS 공정과의 호환성을 유지하면서 전하 트랩층을 활용해 논리 동작을 유연하게 제어할 수 있는 설계 방향을 제시했다는 점에서 의미가 있으며, 향후 다치 논리(Multi-Valued Logic) 기반 저전력 반도체 회로 기술에 활용될 수 있을 것으로 기대된다. 해당 논문 상세 내용은 아래 링크를 통해 확인할 수 있다. |
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