논리회로설계 수업 증원 신청이 과도하게 많아서 (100명이 넘게 증원 신청한 상황), 공지사항으로 대체합니다.

단순 이론이 아니라 실습실 컴퓨터에 설치된 Verilog 시뮬레이터 및 상용 EDA CAD툴을 사용할 예정이라

초과 증원은 힘들게 되어 아쉽습니다.

다만 분명히 중간에 취소하는 학생들이 있을 것이므로,

수강신청 사이트를 실시간으로 확인하시고 들어오시면 되겠습니다.

강의 초반에 출장 등으로 인해 당분간 금요일 휴강 -> 토요일 보강이 예상됩니다.

배우려고 하는 열정있는 학생이 많이 있을 경우 금요일 저녁에 별도로 튜토리얼 형태의 보충수업도 진행됩니다. (출석에는 영향이 업으며 수업 보충이 필요한 학생들이 자유롭게 참석)

정식으로 수강신청 하지 않고, 청강을 원하는 학생은 수업 당일에 찾아오기 바랍니다. (휴보강 일정이 일정치 않으며 수강생 외에는 공지가 되지 않는 점을 참고 해주세요. 청강으로 찾아올 학생은 메일을 보내서 사전에 확인바람)

청강생 주의사항)

------------------

3주간 금요일 수업을 토요일로 변경하여 진행합니다. 3/11, 3/18, 3/25 보강입니다. 

시간은 아직 미정입니다.

3/11일에 참석을 희망할 경우, 메일로 다시 한번 문의해주세요

청강할 경우, 모든 수업에서 제시되는 숙제, 리포트 제출, 시험에도 모두 참석해야 하는 조건이니 참고 바랍니다.

오픈소스 Verilog 시뮬레이터 이용하는 수업외에 Cadence, Synopsys 등의 상용 툴을 사용하는 수업에서는 청강생의 경우 해당 툴을 사용하지 못합니다. 참고하세요. (수강생 숫자만큼만 라이센스를 제공받습니다)